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[发明专利]一种基于白盒的工艺映射方法及装置-CN201610848736.3有效
发明人：耿嘉;樊平 -专利权人：京微齐力（北京）科技有限公司
申请日： 2016-09-23 - 公布日： 2019-08-27 - 主分类号： G06F17/50 文献下载
摘要：本发明涉及一种基于白盒的工艺映射方法及装置，本发明实施例所提供的方法包括：将RTL级网表逻辑综合成结构化门级网表；遍历门级网表，获取门级网表中所包含的多个白盒；为每个白盒添加门级网表的实现，并为每个白盒生成时延表；根据门级网表、多个白盒以及分别对应多个白盒的多个时延表进行工艺映射，并计算工艺映射后的门级网表的逻辑时延和关键路径。本发明实施例所提供方法，将门级网表中的算术逻辑单元识别为白盒，并用标准的组合逻辑门电路进行表示，而后对整个网表进行工艺映射，提供了一种在工艺映射过程中通用的处理特殊功能单元模块的方法。
一种基于工艺映射方法装置

[发明专利]时序模型、时序模型建立方法、与相关的顶层分析方法-CN201910237506.7在审
发明人：蔡孟修;廖信雄;蔡旻修 -专利权人：创意电子股份有限公司;台湾积体电路制造股份有限公司
申请日： 2019-03-27 - 公布日： 2020-10-13 - 主分类号： G06F30/3315 文献下载
摘要：时序模型包含对应于门级网表的接口网表和特定内部网表。若门级网表包含未限制时脉树，且门级网表的边界时序限制信息未包含未限制时脉树的时序限制，则接口网表不包含门级网表中由未限制时脉树驱动的电路单元。特定内部网表交叉耦合至接口网表。上述的时序模型能增进顶层分析的准确度并减少分析所需时间。
时序模型建立方法相关顶层分析

[发明专利]构建FPGA原型验证平台的方法、装置、设备和介质-CN202110642566.4有效
发明人：王奕 -专利权人：苏州浪潮智能科技有限公司
申请日： 2021-06-09 - 公布日： 2021-09-17 - 主分类号： G06F30/347 文献下载
摘要：本申请实施例公开了一种构建FPGA原型验证平台的方法、装置、设备和介质，基于设定的约束条件，将用于构建FPGA原型验证平台的代码转化为门级网表。基于满足时序收敛时各参数的取值范围设定预设参数要求，若门级网表的运行结果不满足预设参数要求，则按照设定的参数优化规则，对门级网表进行物理优化。物理优化过程可以看作对门级网表中各元件的布局进行优化的过程，对满足预设参数要求的门级网表或对物理优化后的门级网表中各元件进行布线，得到FPGA原型验证平台。通过对门级网表进行物理优化，保证了门级网表中各元件布局的合理性，使得FPGA原型验证平台具有较高的准确性，提高了FPGA原型验证平台的时序收敛。
构建 fpga 原型验证平台方法装置设备介质

[发明专利]一种基于PPA预测的门级网表自动生成方法-CN202211214288.3有效
发明人：陈微;汤明鑫;黄立波;罗馨;李晨;何玉麟;姚泽欢 -专利权人：中国人民解放军国防科技大学
申请日： 2022-09-30 - 公布日： 2023-03-31 - 主分类号： G06F30/327 文献下载
摘要：本发明公开了一种基于PPA预测的门级网表自动生成方法，目的是缩减逻辑综合环节的设计周期。技术方案是先构建由预处理模块、PPA预测模块、门级网表生成模块组成的基于PPA预测的门级网表自动生成系统；预处理模块生成HDL芯片模板的特定参数设计，并获取特定参数设计下芯片的PPA值；PPA预测模块和门级网表生成门模块相互配合，PPA预测模块根据基于HDL芯片模板的参数设计预测PPA值，门级网表生成模块基于模拟退火算法对HDL芯片模板的参数设计空间进行探索并根据预测PPA值生成满足PPA约束的门级网表。本发明具有普适性，实现了门级网表自动生成，减少了基于HDL芯片模板的门级网表的设计周期和门槛。
一种基于 ppa 预测门级网表自动生成方法

[发明专利]门级网表的更正方法、装置、设备及存储介质-CN202310806190.5有效
发明人：魏星;刁屹;林德基 -专利权人：奇捷科技（深圳）有限公司
申请日： 2023-07-04 - 公布日： 2023-09-19 - 主分类号： G06F30/327 文献下载
摘要：本申请涉及数字芯片设计技术领域，提供了门级网表的更正方法、装置、设备及存储介质，其中，该方法基于当前设计阶段的初始门级网表、上一设计阶段的初始门级网表、上一阶段的逻辑更正文本获取当前设计阶段的逻辑更正文本，并对当前设计阶段的初始门级网表、上一设计阶段的初始门级网表，基于上一设计阶段的逻辑更正文本对上一设计阶段的初始门级网表进行更正后获得的上一设计阶段的结果门级网表进行关键组件特征匹配，及在若匹配成功，基于当前设计阶段的逻辑更正文本对当前设计阶段的初始门级网表进行更正，得到当前设计阶段的结果门级网表。
门级网表更正方法装置设备存储介质

[发明专利]一种基于XGBoost的门级硬件木马识别方法-CN201811567722.X有效
发明人：董晨;陈景辉;郭文忠;贺国荣;张凡 -专利权人：福州大学
申请日： 2018-12-21 - 公布日： 2022-10-25 - 主分类号： G06F21/55 文献下载
摘要：本发明涉及一种基于XGBoost的门级硬件木马识别方法。对集成电路门级网表进行解析，采集不同门级网表中各net的特征数据集；采用留一法，将门级网表特征数据集分为训练数据集和测试数据集；利用训练数据集对XGBoost分类器进行训练，得到初始的门级网表硬件木马检测模型并对测试数据集进行硬件木马的检测，依据混淆矩阵进行测试结果的统计；根据检测结果的混淆矩阵，可计算得到Recall（R）、F‑measure、Precision（P）和Accuracy指标；若4个指标的平均结果偏低，则对门级网表硬件木马检测模型进行参数调整优化；将待检测的门级网表进行特征数据集的提取，并将数据集输入到训练优化后的门级网表硬件木马检测模型中，即可判定该门级网表中是含有硬件木马。
一种基于 xgboost 硬件木马识别方法

[发明专利]可测试设计及布局布线阶段的逻辑功能更正方法及装置-CN202310787058.4在审
发明人：刁屹;魏星;林德基 -专利权人：奇捷科技（深圳）有限公司
申请日： 2023-06-30 - 公布日： 2023-08-01 - 主分类号： G06F30/327 文献下载
摘要：本发明涉及数字芯片设计技术领域，特别涉及可测试设计及布局布线阶段的逻辑功能更正方法及装置；针对现有技术依赖性强、等价验证效率低以及寻找关键点的准确性低的不足，所采用的方案为：首先，读取R2R修改点文件、参考网表和目标网表；接着，根据R2R修改点文件、参考网表和目标网表，获取当前阶段的旧门级网表修改点；接着，对目标网表以及预选的匹配网表进行关键点匹配；接着，判断关键点匹配是否成功；接着，若匹配成功，根据当前阶段的旧门级网表修改点对目标网表进行修改直至目标网表与新的综合阶段门级网表的逻辑功能一致；最后，输出当前阶段的结果门级网表。
测试设计布局布线阶段逻辑功能更正方法装置

[发明专利]用于调试逻辑系统设计的方法、仿真器及存储介质-CN202011068776.9有效
发明人：路燕 -专利权人：芯华章科技股份有限公司
申请日： 2020-10-09 - 公布日： 2020-12-29 - 主分类号： G06F30/367 文献下载
摘要：本公开提供一种用于调试逻辑系统设计的方法，其中，所述逻辑系统设计包括待调试的目标模块，所述方法包括：接收与所述逻辑系统设计关联的第一门级网表以及与所述目标模块关联的第二门级网表，其中所述第一门级网表和所述第二门级网表是基于所述逻辑系统设计的描述而生成的；运行所述第一门级网表以获得所述目标模块的输入信号的运行时信息；以及，基于所述目标模块的输入信号的运行时信息，运行所述第二门级网表以获得所述目标模块的运行时信息。
用于调试逻辑系统设计方法仿真器存储介质

[发明专利]实现芯片复杂工程修改的方法及系统-CN201610021204.2有效
发明人：段光生;许俊;夏杰 -专利权人：盛科网络（苏州）有限公司
申请日： 2016-01-13 - 公布日： 2018-12-25 - 主分类号： G06F17/50 文献下载
摘要：本发明提供一种实现芯片复杂工程修改的方法及系统，所述方法包括：查找原始的寄存器转换级电路和原始的门级网表，获取其相互对应的关键信号；对原始的寄存器转换级电路中的关键信号进行修改，生成寄存器转换级电路1；在寄存器转换级电路1的关键信号后插入第一寄存器，将对原始的寄存器转换级电路的关键信号进行修改后的修改结果缓存至所述第一寄存器中，生成寄存器转换级电路2；在原始的门级网表的关键信号后插入第二寄存器，生成门级网表1；根据寄存器转换级电路2以及门级网表1，获取门级网表2；保存和/或输出寄存器转换级电路1和门级网表2，完成芯片复杂工程的修改。
实现芯片复杂工程修改方法系统

[发明专利]一种门级网表生成方法及相关装置-CN202011111575.2在审
发明人：姚鹏;李拓;刘凯;阿儒罕 -专利权人：山东云海国创云计算装备产业创新中心有限公司
申请日： 2020-10-16 - 公布日： 2021-01-26 - 主分类号： G06F30/327 文献下载
摘要：本申请公开了一种门级网表生成方法，包括：根据延迟数据对逻辑代码文件的逻辑代码路径进行相关性分析，得到多个关键路径；其中，所述关键路径为延迟时间大于预设时间的逻辑代码路径；根据所述多个关键路径将所述逻辑代码文件进行解耦处理，得到多个逻辑代码模块；对所述多个逻辑代码模块进行逻辑综合处理，得到门级网表。通过关键路径将逻辑代码解耦为多个逻辑代码模块，再进行逻辑综合处理以便实现门级网表生成处理，得到门级网表，针对不同代码的相关性进行优化，提高了门级网表的性能。本申请还公开了一种门级网表生成装置、计算设备以及计算机可读存储介质，具有以上有益效果。
一种门级网表生成方法相关装置

[发明专利]一种门级网表跨时钟域自动化分析方法及系统-CN202210759348.3在审
发明人：孙宇明;曾霞;江云松;于志杰;李铀;王宏伟;唐柳;朱倩;尤静;姚春月;童宗挺;赵欢;田甜 -专利权人：北京轩宇信息技术有限公司
申请日： 2022-06-29 - 公布日： 2022-11-04 - 主分类号： G06F30/347 文献下载
摘要：一种门级网表跨时钟域自动化分析方法及系统，通过包括仿真库自动抽象模块、Verilog程序分析模块、门级网表时钟树和复位树推断模块、跨时钟域特征识别模块、违规显示模块，进行Verilog语言解析、仿真库自动抽象、门级网表时钟树推断、门级网表复位树推断、跨时钟域特征电路识别和违规显示步骤，能够通过静态分析的方法分析可编程逻辑设计门级网表的跨时钟域风险并且对设计缺陷进行精确定位，提高了可编程逻辑设计可靠性。
一种门级网表跨时钟自动化分析方法系统

[发明专利]基于Perl的EDIF网表级电路的自动可测性设计系统的自动可测性设计方法-CN201510267393.7在审
发明人：俞洋;陈诚;彭喜元;乔立岩 -专利权人：哈尔滨工业大学
申请日： 2013-06-28 - 公布日： 2015-07-29 - 主分类号： G06F11/36 文献下载
摘要：基于Perl的EDIF网表级电路的自动可测性设计系统的自动可测性设计方法，涉及一种EDIF网表级电路的自动可测性设计系统及自动可测性设计方法。它是为了适应对EDIF网表级电路的自动可测性设计的需求。电路源码解析模块用于对数字逻辑电路的EDIF网表级描述的分析；触发器修改模块用于用EDIF语言完对所有触发器的可测性修改；Verilog封装模块用于对EDIF网表描述电路的Verilog封装；扫描链连接模块用于对EDIF网表描述电路用Verilog语言完成电路的扫描链设计；可测性电路生成模块用于对电路的再次Verilog封装；测试验证模块用于生成测试文件并对可测性设计后的电路进行验证。本发明适用于EDIF网表级电路的自动可测性设计。
基于 perl edif 网表级电路自动可测性设计系统方法

[发明专利]基于Bagging的硬件木马检测方法、介质、计算机-CN202110935464.1在审
发明人：李康;陈嘉伟;潘伟涛;史江义;董勐;王杰;温聪;张焱;高一鸣 -专利权人：西安电子科技大学
申请日： 2021-08-16 - 公布日： 2021-12-21 - 主分类号： G06F21/76 文献下载
摘要：本发明属于电路设计领域，公开了一种基于Bagging的硬件木马检测方法、介质、计算机，从基于Verilog的门级网表文件中，提取硬件木马电路的有效特征矩阵；使用SMOTH技术对特征数据集进行预处理，从而平衡木马电路特征和普通电路特征的数量；利用LSTM神经网络模型建立基于Bagging集成方法的检测模型；使用构建好的Bagging集成木马检测模型对门级网表进行检测。本发明对门级网表的每个逻辑门和寄存器都进行特征提取和预测，可以精准确定木马电路在门级网表中的位置，便于设计人员对门级网表进行检查和修改。另外，这种特征提取方式并不需要整个网表信息，所以便于对局部网表电路进行木马检测。
基于 bagging 硬件木马检测方法介质计算机

[发明专利]逻辑更正方法、装置、设备及存储介质-CN202310819508.3在审
发明人：林德基;魏星;刁屹 -专利权人：奇捷科技（深圳）有限公司
申请日： 2023-07-06 - 公布日： 2023-08-04 - 主分类号： G06F30/327 文献下载
摘要：、装置、设备及存储介质，其中，该方法通过逻辑设计阶段生成的初始RTL文件、对数字芯片的设计逻辑进行更改后，在所述逻辑设计阶段生成的目标RTL文件、在所述逻辑综合阶段基于所述初始RTL文件生成的通用技术网表、在所述逻辑综合阶段基于所述目标RTL文件生成的通用技术网表、在所述逻辑综合阶段基于所述初始RTL文件生成的门级网表、在所述逻辑综合阶段基于所述目标RTL文件生成的门级网表生成所述逻辑更正文本，并基于所述逻辑更正文本对所述第一门级网表进行更正，得到所述逻辑综合阶段的目标门级网表，提高了对逻辑综合阶段的初始门级网表进行更正的成功率。
逻辑更正方法装置设备存储介质

[发明专利]基于Perl的EDIF网表级电路的自动可测性设计系统及自动可测性设计方法-CN201310268649.7有效
发明人：俞洋;陈诚;彭喜元;乔立岩 -专利权人：哈尔滨工业大学
申请日： 2013-06-28 - 公布日： 2013-09-11 - 主分类号： G06F11/36 文献下载
摘要：基于Perl的EDIF网表级电路的自动可测性设计系统及自动可测性设计方法，涉及一种EDIF网表级电路的自动可测性设计系统及自动可测性设计方法。它是为了适应对EDIF网表级电路的自动可测性设计的需求。电路源码解析模块用于对数字逻辑电路的EDIF网表级描述的分析；触发器修改模块用于用EDIF语言完对所有触发器的可测性修改；Verilog封装模块用于对EDIF网表描述电路的Verilog封装；扫描链连接模块用于对EDIF网表描述电路用Verilog语言完成电路的扫描链设计；可测性电路生成模块用于对电路的再次Verilog封装；测试验证模块用于生成测试文件并对可测性设计后的电路进行验证。本发明适用于EDIF网表级电路的自动可测性设计。
基于 perl edif 网表级电路自动可测性设计系统方法

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